2026 年的半导体产业，正处在新旧范式切换的微妙关口。

5月，在IEEE国际电路与系统研讨会（ISCAS 2026）上，华为正式提出韬（τ）定律——以“时间缩微”替代“几何缩微”的半导体演进新思路，通过逻辑折叠（LogicFolding）技术将优化目标从传统的几何尺寸转向时间常数 τ，成为中国企业在全球半导体领域首次提出引领产业发展的新原则。

紧接着，7月底，在美国长滩举办的第63届设计自动化会议（DAC 2026）上，这一思路便从理论走向了工程实践。3DIC签核、多物理场耦合验证，一套针对时间缩微方法的3D原生全栈签核平台也在本次大会首次公开亮相，引发业界关注。

几乎同期，华为半导体首席科学家廖恒罕见在公开访谈中进一步阐释了LogicFolding的底层技术逻辑：摩尔定律的经济性在16nm节点后已基本停滞，依靠制程缩微降低单晶体管成本的路径基本已经走到尽头，以逻辑折叠、时间缩微作为核心技术路径，或许将成为一个可行性的发展方向。“无论是摩尔定律还是τ定律，本质都是工程师用问题导向思维解决技术难题——精准定义瓶颈，寻找有效方案，推动落地优化。”

短短两三个月内，从顶级学术会议到国际EDA风向标展会，再到产业领军人物的深度解读，“时间缩微”从一个新提出的概念，正迅速转化为工具层面的实质性探索。这释放出一个明确信号：当晶体管几何缩微逼近物理与经济双重极限，当功耗墙、面积墙与成本墙反复横亘于前。行业已经意识到，芯片性能的下一波提升，答案可能不在更小的晶体管里，而在更短的信号路径中。

通俗来说，逻辑折叠（LogicFolding）技术相当于把一座平铺延展的“平面城市”，重构为分层立体、垂直直达的“立体城市”，区域之间安装了几百万台电梯，把原本在平面上绕很远的关键路径变成更短的垂直路径，大幅缩短信号时延，实现τ优化。

这一思路不依赖极致的制程工艺，而是通过架构与设计方法的创新，在成熟工艺节点上实现性能跃升，恰好切中了当下产业的核心诉求。

方向有了。但一个关键问题随之浮现：新的设计范式要真正走向量产，谁来为它提供可用的设计验证体系？

谁卡住了“时间缩微”的脖子？

众所周知，时间缩微的核心关注对象是互连时间常数τ。需要明确的是，芯片中的路径延迟由单元门延迟和互连延迟两部分构成，其中互连延迟在长导线主导的关键路径中尤为显著。LogicFolding通过缩短关键互连长度来降低RC，从而优化整体路径延迟——这正是τ优化的物理基础和主攻方向。

时间缩微必须可测量、可验证。而所有 τ 优化效果的判断标准只有一个——τAfter < τBefore。承担这一验证角色的，是芯片设计的最终关口：Signoff（签核）。所有架构创新、工艺优化与物理实现的效果，最终都必须经过签核的量化确认。

可以说，Signoff是时间缩微的校验关口，也是保障流片成功率的强制性流程节点。

然而，路线变革必然带来新的工程挑战。当LogicFolding将芯片从2D平面变成3D立体结构，传统2D签核的平面假设正在全面失效。Die垂直叠放、时序路径跨Die穿行、供电网络多层交织，设计范式的改变带来了多重根本性挑战：

RC寄生参数提取：逻辑折叠依靠混合键合（Hybrid Bonding）实现双层硅片互联，Die间HB耦合、TSV纵向电流彻底改变了原有的电容、电阻分布。多工艺堆叠形成混合RC网络，行业缺少成熟的跨Die寄生提取方法，从而使得精度难以保障。没有精准的RC数据，τ的量化就失去了物理根基。

时序收敛：在时序收敛维度，3D关键路径跨多层硅片穿行，层间工艺变异带来更多片上变化（OCV）挑战；静态时序分析（STA）的仿真Corner暴涨，跨 Die 时钟树的构建与平衡复杂度陡增。平面时代的时序收敛方法论，无法直接套用在垂直堆叠的架构上。

电源完整性：供电网络由单Die平面配电升级为多Die立体输电，数千万混合键合与硅通孔构成的复杂电源网络，对EDA工具的解算能力提出了全新考验。让远端Die的供电压降（IR-Drop）与高密度电流下的电迁移（EM）风险陡增，成为制约性能发挥的短板——供电不稳会直接导致晶体管开关速度下降，最终抵消时间缩微带来的全部性能收益。

功耗平衡：性能提升伴随功耗反噬。逻辑折叠缩短了时延，但也提升了功率密度。若功耗管控失当，电源、时序、功耗验证流程割裂，无法基于τ进行协同优化，芯片只能通过降频来控制功耗——这将直接抵消时间缩微带来的全部性能优势。τ 优化不能“只管快、不管电”，必须在统一框架下实现功耗与性能的协同量化。

热电耦合：面对面键合压缩了横向散热通道，局部热点集中。温升推高电阻R、恶化τ时延，时延变差又迫使驱动电流加大，进一步加剧发热，形成“热-电-延迟”的负向循环。如果电分析与热分析各自为政，就无法还原真实工况下的 τ 表现。

这些痛点的背后，暴露出行业更深层的共性缺口：整个设计范式已经改变，但验证工具的思维还停留在2D时代。当前市面上成熟商用工具大多仅适配2D平面设计，缺少原生面向3D堆叠、覆盖全维度τ验证的签核单点工具；更缺乏贯穿前端架构、RTL设计、物理实现、后端签核、良率优化的统一τ度量标准。前端架构设计与后端物理验证脱节，各环节优化目标割裂，导致迭代成本高、流片失败风险显著上升。

可见，工具体系的缺位，已成为时间缩微从概念走向规模化量产的核心瓶颈。

DAC 2026上的产业信号

在前不久召开的第63届 DAC 2026 上，我们观察到：国内 EDA 厂商行芯科技以“τ Scaling Law Signoff”为主题，展出了一套完整适配时间缩微路径的 3D 原生全栈签核平台。这应该也是国产 EDA 阵营中较早系统性回应这一产业需求的方案之一。

从展会公开信息来看，这套方案最核心的思路，是从数据模型到求解框架做了完整的 3D 原生重构，实现从 2D-Native 到 3D-Native Signoff 的范式跃迁。

据了解，行芯在DAC展出的Glory Signoff Platform，定位于覆盖完整签核链条的3D原生全栈平台：跨Die寄生提取、多层堆叠供电可靠性、垂直维度跨Die时序分析等关键环节逐一落实，支撑τ的可测量与可验证。

这与在2D工具上“打补丁”式的升级有本质区别：传统签核是基于2D平面思维，往往作为事后验证环节存在；而3D原生签核则需要以立体思维贯穿设计全程，将τ指标前置为驱动因素，意味着整个工具链的底层逻辑从平面思维切换为立体思维。每一项优化是否真正缩短了τ，都可以通过统一的量化标准进行校验，让τAfter < τBefore从理论目标变为可落地的工程判据。

值得关注的是，基于τ-Aware Signoff方法学，行芯将签核能力向前延伸至设计阶段，向后拓展至系统级分析。这标志着签核正在从设计终点的“守门员”前置到设计阶段，在架构定义阶段即引入τ约束，提前规避物理瓶颈。

这一平台试图回应的正是上述提到的行业缺口，这也引出了一个更深层的行业命题：当时间缩微从理论走向量产，当越来越多的设计团队开始尝试逻辑折叠与3D堆叠，产业是否需要一套统一的τ-Aware设计流程标准？是否需要通用的度量框架与验证规范，来降低全行业的适配成本、加速技术落地？

这些问题，显然不是单一企业能够回答的。但先行者的实践，正在为行业提供可参考的技术路径与工程经验。

谁能在“时间缩微”中定义新规则？

回望半导体产业的历次跃迁，每一次设计范式的切换，都伴随着EDA工具体系的系统性重构。从晶体管级到门级，从平面工艺到FinFET再到GAA架构，每一步都需要EDA工具率先完成适配，才能支撑设计创新真正落地。

当下，随着晶体管几何缩微路径见顶，又推动半导体产业经历一次从“空间叙事”到“时间叙事”的范式切换。以LogicFolding技术为载体的时间缩微浪潮，同样是一场覆盖器件、电路、芯片到系统的全链条变革。

廖恒在访谈中提出的产业链“18层宝塔”理论恰好印证这一逻辑：从最底层的矿石、材料、设备、制造工艺，到中层的芯片架构、编译器，再到顶层的模型算法和应用服务。半导体产业各层级相互约束、深度联动，整体产业上限由最短的短板决定。

当下，时间缩微的系统性转型，必然要求EDA做出相应的系统性变革。适配时间缩微的统一τ度量体系、全流程EDA工具链，正是整条产业链亟待补齐的关键短板。

未来产业竞争的核心，比拼的早已不只是单点工具的性能，而是完整的、经流片验证的τ-Aware工具体系，更是定义行业通用设计标准与度量框架的能力，需要Foundry、EDA厂商、设计公司等整个行业共同作答的考题。在这个过程中，谁能率先完成布局，谁就有可能在新一轮产业范式切换的窗口期，占据产业生态的主动权。

本文来自微信公众号 “半导体行业观察”（ID：icbank），作者：李晨光